NMOS dense gate matrix VLSI design
Abstract:
New optimized rules for a fast dense gate matrix layout in single-metal polysilicon-gate depletion-load NMOS technology are presented and applied to a cell design suitable for a VLSI custom cell library.
| Zugehörige Institution(en) am KIT | Institut für Technik der Informationsverarbeitung (ITIV) |
| Publikationstyp | Zeitschriftenaufsatz |
| Publikationsjahr | 1983 |
| Sprache | Englisch |
| Identifikator | ISSN: 0018-9200 KITopen-ID: 1000014274 |
| Erschienen in | IEEE Journal of Solid-State Circuits |
| Verlag | Institute of Electrical and Electronics Engineers (IEEE) |
| Band | 18 |
| Heft | 2 |
| Seiten | 157 - 159 |