Simultaneously optimizing DRAM cache hit latency and miss rate via novel set mapping policies
| Zugehörige Institution(en) am KIT | Institut für Technische Informatik (ITEC) |
| Publikationstyp | Proceedingsbeitrag |
| Publikationsjahr | 2013 |
| Sprache | Englisch |
| Identifikator | ISBN: 978-1-4799-1400-5 KITopen-ID: 1000038852 |
| Erschienen in | International Conference on Compilers, Architecture and Synthesis for Embedded Systems (CASES'13), Montreal, Canada, September 29 - October 4, 2013 |
| Verlag | Institute of Electrical and Electronics Engineers (IEEE) |
| Seiten | 1-10 |
| Nachgewiesen in | Dimensions |