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Originalveröffentlichung
DOI: 10.1145/2593069.2593197

Reducing latency in an SRAM/DRAM cache hierarchy via a novel Tag-Cache architecture

Hameed, F.; Bauer, L.; Henkel, J.



Zugehörige Institution(en) am KIT Institut für Technische Informatik (ITEC)
Publikationstyp Proceedingsbeitrag
Jahr 2014
Sprache Englisch
Identifikator ISBN: 978-1-4503-2730-5
KITopen ID: 1000046262
Erschienen in 51st ACM/EDAC/IEEE Design Automation Conference (DAC'14), San Francisco, California/USA, June 1-5, 2014
Verlag ACM, New York (NY)
Seiten 1-6
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