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Architecting On-Chip DRAM Cache for Simultaneous Miss Rate and Latency Reduction

Hameed, F.; Bauer, L.; Henkel, J.



Zugehörige Institution(en) am KIT Institut für Technische Informatik (ITEC)
Publikationstyp Zeitschriftenaufsatz
Jahr 2016
Sprache Englisch
Identifikator DOI: 10.1109/TCAD.2015.2488488
ISSN: 0278-0070
KITopen ID: 1000050720
Erschienen in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
Band 35
Heft 4
Seiten 651-664
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