Architecting On-Chip DRAM Cache for Simultaneous Miss Rate and Latency Reduction
| Zugehörige Institution(en) am KIT | Institut für Technische Informatik (ITEC) |
| Publikationstyp | Zeitschriftenaufsatz |
| Publikationsjahr | 2016 |
| Sprache | Englisch |
| Identifikator | ISSN: 0278-0070 KITopen-ID: 1000050720 |
| Erschienen in | IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems |
| Verlag | Institute of Electrical and Electronics Engineers (IEEE) |
| Band | 35 |
| Heft | 4 |
| Seiten | 651-664 |
| Nachgewiesen in | Web of Science OpenAlex Scopus Dimensions |