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Architecting On-Chip DRAM Cache for Simultaneous Miss Rate and Latency Reduction

Hameed, F. 1; Bauer, L. 1; Henkel, J. 1
1 Karlsruher Institut für Technologie (KIT)


Originalveröffentlichung
DOI: 10.1109/TCAD.2015.2488488
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Zitationen: 13
Zugehörige Institution(en) am KIT Institut für Technische Informatik (ITEC)
Publikationstyp Zeitschriftenaufsatz
Publikationsjahr 2016
Sprache Englisch
Identifikator ISSN: 0278-0070
KITopen-ID: 1000050720
Erschienen in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
Verlag Institute of Electrical and Electronics Engineers (IEEE)
Band 35
Heft 4
Seiten 651-664
Nachgewiesen in Web of Science
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