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Rechnerorganisation, SS 2015, gehalten am 02.06.2015, Vorlesung 13

Henkel, Jörg

  • 00:00:10 5.3 RISC & CISC
  • 00:05:50 Programmiermodell: Intel 80x86
  • 00:07:55 Befehlsaufbau der Intel-x-86 Prozessoren
  • 00:08:11 CISC & RISC
  • 00:08:54 Mima-Architektur (Übungsblatt 3)
  • 00:09:04 Mikroprogrammsteuerwerke
  • 00:13:12 Implementierung des Steuerwerks
  • 00:13:34 Mikroprogrammierung
  • 00:18:26 CISC (complex instruction set computers)
  • 00:23:16 Limitationen der CISC Architekturen
  • 00:30:48 Prozentualer Anteil von Anweisungen in Hochsprachenprogrammen
  • 00:31:15 RISC (reduced instruction set computers)
  • 00:35:01 Zielvorstellungen für RISC-Rechner
  • 00:35:10 RISC-Rechner aus heutiger Sicht
  • 00:35:15 RISC & CISC
  • 00:35:58 Aufbau eines RISC-Prozessors
  • 00:37:44 RISC - superskalar
  • 00:43:36 Kapitel 6: Pipeline-Verarbeitung
  • 00:44:04 Serielle Befehlsabarbeitung
  • 00:45:58 6.1 Pipeline-Verarbeitung
  • 00:52:50 Pipelining »Fließband-Bearbeitung«
  • 00:53:58 Wäsche-Pipelining
  • 00:54:23 Beispiel
  • 00:57:02 6.1 Pipeline-Verarbeitung
  • 01:05:42 Pipelining
  • 01:06:39 Einfache fünfstellige Befehlspipeline
  • 01:10:26 Definitionen
  • 01:10:37 6.2 Zerlegung in Pipeline-Stufen und Pipeline-Register
  • 01:17:10 Definitionen
  • 01:17:13 Einfache fünfstellige Befehlspipeline
  • 01:19:58 Leistungssteigerung durch Pipelining
  • 01:28:36 Durchsatz
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Zugehörige Institution(en) am KIT Institut für Technische Informatik (ITEC)
Publikationstyp Audio & Video
Publikationsdatum 25.11.2015
Erstellungsdatum 02.06.2015
DOI 10.5445/DIVA/2015-856
Identifikator KITopen-ID: 1000113496
Serie Rechnerorganisation, SS 2015, Vorlesungen
Lizenz KITopen-Lizenz
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