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Rechnerorganisation, SS 2015, gehalten am 14.07.2015, Vorlesung 24

Bauer, Lars

  • 00:00:07 Behandlung von Ausnahmesituationen
  • 00:00:56 Ausnahmeroutine/Unterprogramm
  • 00:02:20 Prozessorexterne Ursachen
  • 00:02:55 Prozessorinterne Ursachen
  • 00:03:29 Berechnung der Startadresse der Interrupt Service Routine
  • 00:06:37 Interrupt-Vektortabelle
  • 00:07:09 Beispiel einer Vektortabelle
  • 00:13:50 Kapitel 11: Digitale Signalprozessoren
  • 00:14:21 Digitale Signalverarbeitung
  • 00:15:08 Digitale Signalprozessoren (DSP)
  • 00:19:37 DSP-Einsatzbereiche
  • 00:21:37 Aufbau eines digitalen Signalverarbeitungssystems
  • 00:31:10 Analog/Digital-Umwandlung
  • 00:36:11 Typische DSP-Algorithmen
  • 00:40:12 Basisarchitektur von DSPs
  • 00:40:36 Typische Bus- und Speicherstrukturen für DSPs
  • 00:43:00 Rechenwerke
  • 00:43:59 Grundstruktur eines Festkomma-DSP-Rechenwerks
  • 00:46:42 Struktur des Rechenwerks moderner DSPs
  • 00:50:22 Daten-Adresswerke
  • 00:51:40 Aufbau eines DAGs
  • 00:53:17 Aufbau eines DSP-Steuerwerks
  • 00:55:35 Komponenten des Steuerwerks
  • 00:56:06 ADSP-218x von Analog Devices
  • 00:59:14 Ausblick: einige aktuelle Arbeiten am CES (Chair for Embedded Systems)
  • 01:00:11 Multi-/Many-Core Architectures
  • 01:06:55 i-Core Prototype
  • 01:08:07 Fault-tolerant processing
  • 01:11:27 Health-Monitoring
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Zugehörige Institution(en) am KIT Institut für Technische Informatik (ITEC)
Publikationstyp Audio & Video
Publikationsdatum 25.11.2015
Erstellungsdatum 14.07.2015
Sprache Deutsch
DOI 10.5445/DIVA/2015-867
Identifikator KITopen-ID: 1000113507
Lizenz KITopen-Lizenz
Serie Rechnerorganisation, SS 2015, Vorlesungen
Folge 24
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