Rechnerorganisation, Vorlesung, WS 2016/17, 30.01.2017, 25
- 0:00:00 Starten
- 0:00:07 Kapitel 10
- 0:01:09 10.1 Zeitverhalten der Systembussignale
- 0:01:20 Zeitverhalten eines synchronen Systembus
- 0:02:33 Semi-synchroner Systembus
- 0:03:09 Einfügen eines Wartezyklus
- 0:04:35 Asynchroner Systembus
- 0:07:18 Beispiele
- 0:08:49 CES Platinenlabor
- 0:09:06 Multiplex-Bus
- 0:10:55 Multiplex-Busschnittstelle
- 0:13:34 Zeitverhalten des Multiplexbusses
- 0:14:57 Daten/Adress-Multiplex-Betrieb
- 0:18:59 10.2 Systembausteine
- 0:28:26 Systembausteine
- 0:32:07 Schnittstellenbausteine (I/O-Controller)
- 0:35:27 Systembausteine in einem Mikrorechner
- 0:36:23 Speicherbezogene und isolierte Adressierung
- 0:40:32 Adressierung von Peripherie-Bausteinen
- 0:42:43 Anschluss der Schnittstellenbausteine an den yP
- 0:47:57 Prinzipieller Aufbau eines Systembausteins
- 0:50:31 Schnittstellenbaustein zwischen yP und Peripheriegerät
- 0:55:00 Ein-/Ausgabe-Verfahren
- 1:06:28 Synchronisation der Datenübertragung zwischen Schnittstelle und Peripheriegerät
- 1:10:55 10.3 Behandlung von Ausnahmesituationen
- 1:15:43 Ausnahmeroutine/Unterprogramm
- 1:22:43 Ursachen für Ausnahmebehandlungen
- 1:25:00 Prozessorexterne Ursachen
| Zugehörige Institution(en) am KIT | Institut für Technische Informatik (ITEC) |
| Publikationstyp | Audio & Video |
| Publikationsdatum | 03.02.2017 |
| Erstellungsdatum | 30.01.2017 |
| Sprache | Deutsch |
| DOI | 10.5445/DIVA/2017-84 |
| Identifikator | KITopen-ID: 1000114498 |
| Lizenz | KITopen-Lizenz |
| Serie | Rechnerorganisation, Vorlesung, WS 2016/17 |
| Folge | 25 |