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Technology/Memory Co-Design and Co-Optimization Using E-Tree Interconnect

Pei, Zhenlin; Mayahinia, Mahta 1; Liu, Hsiao-Hsuan; Tahoori, Mehdi 1; Catthoor, Francky; Tokei, Zsolt; Pan, Chenyun
1 Institut für Technische Informatik (ITEC), Karlsruher Institut für Technologie (KIT)


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Originalveröffentlichung
DOI: 10.1145/3583781.3590311
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Zitationen: 2
Zugehörige Institution(en) am KIT Institut für Technische Informatik (ITEC)
Publikationstyp Proceedingsbeitrag
Publikationsdatum 05.06.2023
Sprache Englisch
Identifikator ISBN: 979-84-00-70125-2
KITopen-ID: 1000160509
Erschienen in GLSVLSI '23: Proceedings of the Great Lakes Symposium on VLSI 2023
Veranstaltung 33rd Great Lakes Symposium on VLSI (GLSVLSI 2023), Knoxville, TN, USA, 05.06.2023 – 07.06.2023
Verlag Association for Computing Machinery (ACM)
Seiten 159 – 162
Nachgewiesen in Dimensions
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