Abstract:
Flexible Elektronik (FE) auf Basis von Indium-Gallium-Zinkoxid (IGZO) Dünnschichttransistoren bietet eine vielversprechende Plattform für tragbare Gesundheitssysteme, intelligente Verpackungen und großflächige Sensorik: Die Substrate sind mechanisch nachgiebig, die Fertigung ist kostengünstig und bei niedrigen Temperaturen möglich, und die Formgebung passt sich natürlich an Körperoberflächen und nichtplanare Umgebungen an. Um das volle Potenzial dieser Technologie auszuschöpfen, müssen jedoch eine Reihe miteinander verknüpfter Entwurfsherausforderungen gelöst werden, die konventionelle Silizium-Methoden nicht adressieren. ... mehrIGZO-Prozesse stellen ausschließlich n-Typ-Transistoren bereit, weisen Strukturgrößen von 600 nm oder mehr auf, zeigen hohe Bauteilvariabilität und Defektdichten und basieren ausschließlich auf statischer Leistungsaufnahme, was den analogen und gemischt-signal Schaltungsentwurf fundamental von seinem Silizium-Pendant unterscheidet. Diese Dissertation präsentiert eine systematische Untersuchung analoger und gemischtsignaler Datenverarbeitung in der flexiblen Elektronik, gegliedert in fünf Forschungsrichtungen, die gemeinsam den gesamten Entwurfsstack von einzelnen Schaltungsprimitiven bis hin zu vollständigen Gesundheitsüberwachungssystemen abdecken. Im Bereich der analogen Funktionsapproximation wird eine Bibliothek aus fünf analogen Grundbausteinen (ABBs) entwickelt und zu analogen Kolmogorov-Arnold-Netzwerken (AKANs) mittels eines Hardware-Software-Co-Design-Rahmens zusammengefügt, der schaltungsbasierte Fehlermodelle in den Trainingsprozess integriert. Die resultierenden Implementierungen erzielen eine bis zu 125× geringere Fläche gegenüber digitalen 8-Bit-Splines sowie bis zu 55 % Flächeneinsparung durch hardwarebewusstes Pruning, mit einer maximalen 5,5× Verbesserung im Fläche×Leistung-Produkt. Für das ADC-Co-Design und die Co-Optimierung zeigt diese Dissertation, dass der ADC als gemeinsame Entwurfsvariable zusammen mit dem nachgelagerten Klassifikator betrachtet werden sollte und nicht als feste Komponente. Eine neue Binärsuch-ADC-Architektur für die FE erzielt eine 2× Flächenreduktion gegenüber dem Stand der Technik; Pruning während des Trainings sowie nicht-uniforme Quantisierungsstrategien reduzieren den ADC-Hardwareaufwand um bis zu 35,9×, ohne die Klassifikationsgenauigkeit zu beeinträchtigen. Im Bereich Zuverlässigkeit und Fehlertoleranz identifiziert ein hierarchisches Fehlerinjektions - Framework für IGZO-Binärsuch-ADCs, dass frühe Konvertierungsstufen unverhältnismäßig stark gefährdet sind, was eine selektive Redundanzstrategie motiviert, die die Einzelfehlerabdeckung von 60 % auf über 92 % bei nur 4,2 % Flächenmehraufwand verbessert. Zwei Built-In-Self-Test-Architekturen – ein verteilter verzögerungsbasierter BIST mit 93 % Defektabdeckung bei 3 % Leistungsmehraufwand und eine spektrale Signatur zur Fehlererkennung mit einem Flächenbedarf von 6 390 𝜇m2 bei 16,7 𝜇W– ermöglichen die Fehlererkennung auf dem Chip ohne externes Testequipment oder Analog-Digital-Wandlung des Testmesswerts. Im Bereich Gesundheitsanwendungen und Taktgenerierung integriert die Dissertation die vorangegangenen Beiträge in vollständige flexible Systeme zur tragbaren und implantierbaren Gesundheitsüberwachung. Ein schichtübergreifendes Zuverlässigkeits-Framework kombiniert einen verstärkungsgeboosteten IGZO-Niederausfallspannungsregler (LDO) mit integriertem BIST, einen fehlertoleranten Flash-ADC mit bis zu 97,7 % Einzelfehlerabdeckung und einen passiven RF-basierten implantierbaren Sensor zur Hydrozephalus-Shunt-Überwachung, der keine eigene Stromversorgung benötigt. Ein ganzheitliches Co-Design flexibler Stressüberwachungsklassifikatoren, ausgewertet über mehr als 1200 Konfigurationen, identifiziert Pareto-optimale Designs mit 94 % Genauigkeit bei 9 𝜇W. Die ersten analogen Merkmalsextraktoren in der FlexIC-Technologie, kombiniert mit einem NAS-inspirierten gemischt-signalen Co-Design-Framework, erzielen 48× geringere Fläche und 70× geringere Energie pro Inferenz gegenüber rein digitalen Implementierungen. Abschließend präsentiert die Dissertation die erste Phasenregelschleife (PLL) in ausschließlich n-Typ-IGZO-TFT-Technologie, die eine begrenzte Taktstabilität von 1000 ppm bei 115 𝜇W in einem Footprint von 0,009mm2 erreicht – mehr als 400× geringere Leistungsaufnahme als bisherige FE-Taktlösungen – und damit einen systemseitigen Engpass beseitigt, der in der FE-Literatur bislang universell vernachlässigt wurde. Zusammen demonstrieren diese Beiträge, dass zuverlässige, approximative und anwendungsfertige analoge und gemischt-signale Datenverarbeitung innerhalb der strengen Randbedingungen der flexiblen Elektronik realisierbar ist und dass das Co-Design über die Hardware-Software-Grenze hinweg der entscheidende methodische Ermöglicher ist.
Abstract (englisch):
Flexible Electronics (FE) based on Indium Gallium Zinc Oxide (IGZO) thin-film transistors offer a compelling platform for wearable healthcare, smart packaging, and large-area sensing: their substrates are mechanically compliant, their fabrication is low-temperature and low-cost, and their form factor adapts naturally to body surfaces and non-planar environments. Realizing the full potential of this technology, however, requires solving a set of interconnected design challenges that conventional silicon methodologies do not address. IGZO processes provide only n-type transistors, impose feature sizes of 600 nm or above, exhibit high device variability and defect densities, and rely exclusively on static power, which makes high-performance analog and mixed-signal circuit design fundamentally different from its silicon counterpart. ... mehrThis thesis presents a systematic investigation of analog and mixed-signal computing in FE, organized around five research directions that collectively span the design stack from individual circuit primitives to complete healthcare monitoring systems. In the area of analog function approximation, a library of five Analog Building Blocks (ABBs) is developed and assembled into analog Kolmogorov-Arnold Networks (AKANs) via a hardware–software co-design framework that incorporates circuit-level error models into the training process. The resulting implementations achieve up to 125× area reduction over digital 8-bit splines and up to 55% area savings through hardware-aware pruning, with a maximum 5.5× improvement in the area×power product. For ADC co-design and co-optimization, this thesis establishes that the ADC should be treated as a joint design variable with the downstream classifier rather than a fixed component. A novel Binary Search ADC architecture for FE achieves 2× area reduction over the state of the art, and in-training pruning and non-uniform quantization strategies reduce ADC hardware cost by up to 35.9× without compromising classification accuracy. In reliability and fault tolerance, a hierarchical fault injection framework for IGZO Binary Search ADCs identifies that early conversion stages are disproportionately vulnerable, motivating a selective redundancy strategy that improves single-fault coverage from 60% to over 92% with only 4.2% area overhead. Two built-in self-test architectures—a distributed delay-based BIST achieving 93% defect coverage with 3% power overhead, and a spectral signature for fault detection occupying 6,390 𝜇m2 at 16.7 𝜇W—provide on-chip fault detection without external test equipment or analog-to-digital conversion of the test observable. In healthcare applications and clock generation, the thesis integrates the preceding contributions into complete flexible systems for wearable and implantable healthcare monitoring. A cross-layer reliability framework combines a gain-boosted IGZO low-dropout regulator with integrated BIST, a fault-tolerant Flash ADC achieving up to 97.7% single-fault coverage, and a passive RF-based implantable sensor for hydrocephalus shunt monitoring that requires no on-board power. End-to-end co-design of flexible stress monitoring classifiers, evaluated across over 1200 configurations, identifies Pareto-optimal designs achieving 94% accuracy at 9 𝜇W. The first analog feature extractors in FlexIC technology, combined with a NAS-inspired mixed-signal co-design framework, achieve 48× area and 70× energy-per-inference reductions over purely digital implementations. Finally, the thesis presents the first phase-locked loop in n-type-only IGZO TFT technology, establishing bounded 1000 ppm clock stability at 115 𝜇W in a footprint of 0.009mm2—more than 400× lower power than prior FE clocking solutions—thereby addressing a system-level bottleneck that had been universally neglected in the FE literature.
