Post layout timing simulation with accurate modeling of interconnections using a VHDL simulator
| Zugehörige Institution(en) am KIT | Institut für Technik der Informationsverarbeitung (ITIV) |
| Publikationstyp | Buchaufsatz |
| Publikationsjahr | 1995 |
| Sprache | Englisch |
| Identifikator | KITopen-ID: 145395 |
| Erscheinungsvermerk | In: VIUF Fall 1995, Boston, MA 1995. S. 5.1-5.9. |