Post layout timing simulation with accurate modeling of interconnections using a VHDL simulator

Wunder, Bernhard; Lehmann, Gunther; Mueller-Glaser, Klaus D.

Zugehörige Institution(en) am KIT	Institut für Technik der Informationsverarbeitung (ITIV)
Publikationstyp	Buchaufsatz
Publikationsjahr	1995
Sprache	Englisch
Identifikator	KITopen-ID: 145395
Erscheinungsvermerk	In: VIUF Fall 1995, Boston, MA 1995. S. 5.1-5.9.

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