Automated Hardware Prototyping for 3D Network on Chips

Vor mehr als 50 Jahren stellte Intel® Mitbegründer Gordon Moore eine Prognose zum Entwicklungsprozess der Transistortechnologie auf. Er prognostizierte, dass sich die Zahl der Transistoren in integrierten Schaltungen alle zwei Jahre verdoppeln wird. Seine Aussage ist immer noch gültig, aber ein Ende von Moores Gesetz ist in Sicht. Mit dem Ende von Moore’s Gesetz müssen neue Aspekte untersucht werden, um weiterhin die Leistung von integrierten Schaltungen zu steigern. Zwei mögliche Ansätze für "More than Moore” sind 3D-Integrationsverfahren und heterogene Systeme. Gleichzeitig entwickelt sich ein Trend hin zu Multi-Core Prozessoren, basierend auf Networks on chips (NoCs).
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Neben dem Ende des Mooreschen Gesetzes ergeben sich bei immer kleiner werdenden Technologiegrößen, vor allem jenseits der 60 nm, neue Herausforderungen. Eine Schwierigkeit ist die Wärmeableitung in großskalierten integrierten Schaltkreisen und die daraus resultierende Überhitzung des Chips. Um diesem Problem in modernen Multi-Core Architekturen zu begegnen, muss auch die Verlustleistung der Netzwerkressourcen stark reduziert werden. Diese Arbeit umfasst eine durch Hardware gesteuerte Kombination aus Frequenzskalierung und Power Gating für 3D On-Chip Netzwerke, einschließlich eines FPGA Prototypen. Dafür wurde ein Takt-synchrones 2D Netzwerk auf ein dreidimensionales asynchrones Netzwerk mit mehreren Frequenzbereichen erweitert. Zusätzlich wurde ein skalierbares Online-Power-Management System mit geringem Ressourcenaufwand entwickelt.
Die Verifikation neuer Hardwarekomponenten ist einer der zeitaufwendigsten Schritte im Entwicklungsprozess hochintegrierter digitaler Schaltkreise. Um diese Aufgabe zu beschleunigen und um eine parallele Softwareentwicklung zu ermöglichen, wurde im Rahmen dieser Arbeit ein automatisiertes und benutzerfreundliches Tool für den Entwurf neuer Hardware Projekte entwickelt. Eine grafische Benutzeroberfläche zum Erstellen des gesamten Designablaufs, vom Erstellen der Architektur, Parameter Deklaration, Simulation, Synthese und Test ist Teil dieses Werkzeugs. Zudem stellt die Größe der Architektur für die Erstellung eines Prototypen eine besondere Herausforderung dar. Frühere Arbeiten haben es versäumt, eine schnelles und unkompliziertes Prototyping, insbesondere von Architekturen mit mehr als 50 Prozessorkernen, zu realisieren. Diese Arbeit umfasst eine Design Space Exploration und FPGA-basierte Prototypen von verschiedenen 3D-NoC Implementierungen mit mehr als 80 Prozessoren.

More than 50 years ago, in 1965, Intel® co-founder Gordon Moore forecast the development process of transistor technology. He predicted that the number of transistors in integrated circuits will approximately double every two years. His statement is still valid, however an end of Moore’s law is on the horizon. Chip performance improvement no longer merely depends on increasing transistor counts. With Moore’s law at an end new key elements to increase the processing performance need to be investigated. Two possible approaches for "More than Moore" are 3D integration methods and heterogeneous systems. ... mehrLikewise, a trend towards many-core processor architectures based on networks on chips (NoCs) have emerged in processor development over the last decade.
Besides the end of Moore’s law, with shrinking technology sizes below 60 nm, new challenges are arising. Heat dissipation becomes a major issue in large scaled integrated chips. In order to face this problem in modern multi-core architectures, the power dissipation of network resources needs to be reduced without severely affecting the communication performance. The combination of frequency scaling and power gating controlled by hardware for 3D networks on chips, including a field programmable gate array (FPGA) prototype are the major topics of this work. Therefore, an existing clock synchronous 2D network has been extended to a three-dimensional asynchronous network with multiple frequency regions. Also, a scalable and low resource approach for online power management has been developed.
Verification of new hardware is the most time consuming task of the development process. To speed up this task and enable early software development, an automated and user-friendly project generator tool has been developed in this work. A graphical user interface to compile the entire tool flow from architecture and parameter definition to simulation, synthesis, and test is part of this tool. In addition, the size of the architecture poses a particular challenge for prototyping. Previous work has failed to address a fast and straightforward prototyping, especially of architectures with more than 50 processor cores. This work includes design space explorations and FPGA based prototypes of different 3D NoCs implementations with more than 80 CPUs. Using the simulation and prototype, it could be shown that the static and dynamic power dissipation of the network can be reduced with a negligible performance loss.