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Aspects of Code Generation and Data Transfer Techniques for Modern Parallel Architectures

Mohr, Manuel

Abstract:

Im Bereich der Prozessorarchitekturen hat sich der Fokus neuer Entwicklungen von immer höheren Taktfrequenzen hin zu immer mehr Kernen auf einem Chip verschoben.
Eine hohe Kernanzahl ermöglicht es unterschiedlich leistungsfähige Kerne anzubieten, und sogar dedizierte Kerne mit speziellen Befehlssätzen.
Die Entwicklung für solch heterogene Plattformen ist herausfordernd und benötigt entsprechende Unterstützung von Entwicklungswerkzeugen, wie beispielsweise Übersetzern.
Neben ihrer heterogenen Kernstruktur gibt es eine zweite Dimension, die die Entwicklung für solche Architekturen anspruchsvoll macht: ihre Speicherstruktur.
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Abstract (englisch):

The focus of hardware architecture development has shifted from striving for ever higher clock frequencies towards incorporating an ever increasing number of cores on a single chip.
A high number of cores makes it possible to offer a mixture of weak and strong cores, and even specialized cores with completely different instruction sets.
This makes development for such a heterogeneous platform challenging and requires adequate support by tools, such as compilers.
Besides their core structure, there is a second dimension to these architectures: memory.
A major obstacle to scalability regarding the memory hierarchy of many-core platforms is maintaining global cache coherence.
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Volltext §
DOI: 10.5445/IR/1000085052
Veröffentlicht am 07.08.2018
Cover der Publikation
Zugehörige Institution(en) am KIT Lehrstuhl IPD Snelting (Lehrstuhl IPD Snelting)
Publikationstyp Hochschulschrift
Publikationsjahr 2018
Sprache Englisch
Identifikator urn:nbn:de:swb:90-850525
KITopen-ID: 1000085052
Verlag Karlsruher Institut für Technologie (KIT)
Umfang XX, 320 S.
Art der Arbeit Dissertation
Fakultät Fakultät für Informatik (INFORMATIK)
Institut Institut für Programmstrukturen und Datenorganisation (IPD)
Prüfungsdatum 04.07.2018
Projektinformation SFB/TRR 89/2 (DFG, DFG KOORD, TRR 89/2 2014)
Schlagwörter compiler, code generation, parallel, hardware, architecture, multi-core, many-core, heterogeneous, data transfer, cache coherence, non-cache-coherent, partitioned global address space, PGAS, X10, shared-memory, invasic, invasive computing, deep copy, object graph, serialization, cloning, address range, shuffle code, permutation, register transfer graph, parallel copy, register allocation, copy coalescing, RISC, CISC, ISA extension, FPGA, register renaming, evaluation
Referent/Betreuer Snelting, G.
KIT – Die Forschungsuniversität in der Helmholtz-Gemeinschaft
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