A formal model for a VHDL subset of synchronous circuits
| Zugehörige Institution(en) am KIT | Fakultät für Informatik – Institut für Rechnerentwurf und Fehlertoleranz (IRF) |
| Publikationstyp | Proceedingsbeitrag |
| Publikationsjahr | 1996 |
| Sprache | Englisch |
| Identifikator | urn:nbn:de:swb:90-AAA3391967 KITopen-ID: 339196 |
| Erschienen in | APCHDL'96, Asean Pacific Conference on Hardware Description Languages, Bangalore, India 1996 |
| Auflage | 94-98 |