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URN: urn:nbn:de:swb:90-AAA3391967

A formal model for a VHDL subset of synchronous circuits

Eisenbiegler, Dirk; Kumar, Ramayya; Mueller, J.



Zugehörige Institution(en) am KIT Institut für Rechnerentwurf und Fehlertoleranz (IRF)
Publikationstyp Proceedingsbeitrag
Jahr 1996
Sprache Englisch
Identifikator KITopen ID: 339196
Erschienen in APCHDL'96, Asean Pacific Conference on Hardware Description Languages, Bangalore, India 1996
Auflage 94-98
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