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A formal model for a VHDL subset of synchronous circuits

Eisenbiegler, Dirk; Kumar, Ramayya; Mueller, J.

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Volltext §
DOI: 10.5445/IR/339196
Cover der Publikation
Zugehörige Institution(en) am KIT Institut für Rechnerentwurf und Fehlertoleranz (IRF)
Publikationstyp Proceedingsbeitrag
Publikationsjahr 1996
Sprache Englisch
Identifikator urn:nbn:de:swb:90-AAA3391967
KITopen-ID: 339196
Erschienen in APCHDL'96, Asean Pacific Conference on Hardware Description Languages, Bangalore, India 1996
Auflage 94-98
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