Design and Implementation of Physically Secure Reconfigurable System

Die zunehmende Häufigkeit von Angriffen auf Hardware-Ebene unterstreicht die Notwendigkeit robuster Paradigmen für die physische Sicherheit. Unter diesen Bedrohungen stellen Seitenkanalangriffe (SCA) und Fehlerangriffe (FI) gewaltige Herausforderungen für sicherheitskritische Anwendungen dar, insbesondere für solche, die in nicht vertrauenswürdigen Umgebungen operieren. Diese Dissertation befasst sich mit grundlegenden Schwachstellen in der Hardware-Root-of-Trust, indem sie neuartige Seitenkanäle in etablierten Infrastrukturen charakterisiert und automatisierte, ressourceneffiziente Frameworks für den Einsatz von nachweislich sicherer, rekonfigurierbarer Hardware entwickelt. ... mehrDer erste Teil der Dissertation stellt etablierte Paradigmen der physischen Sicherheit in Frage, indem er neue Bedrohungsmodelle einführt und empirisch validiert. Es wird ein formales Bedrohungsmodell eingeführt, bei dem die Testinfrastruktur ( DfT), speziell Timing- und Verzögerungstestdaten von öffentlich zugänglichen Ausgängen, genutzt werden, um template-basierte Seitenkanalangriffe durchzuführen. Darüber hinaus wird JitSCA charakterisiert, ein neuartiger Angriffsvektor, der Signal-Jitter in Kommunikationsverbindungen ausnutzt. Es wird empirisch nachgewiesen, dass Jitter-Seitenkanal über galvanisch getrennte Grenzen hinweg propagiert und eine vollständige Wiederherstellung kryptografischer Schlüssel ermöglicht. Der zweite Teil der Dissertation konzentriert sich auf die systematische Automatisierung des sicheren Hardware-Designs für rekonfigurierbare Plattformen. Um den unerschwinglichen Aufwand und die Komplexität der manuellen Integration von Gegenmaßnahmen auf FPGAs zu adressieren, wird der AGEMA_FPGA EDA -Flow vorgeschlagen. Dieses Framework optimiert das Mapping bestimmter maskierter Gadgets erster Ordnung speziell für FPGA-Architekturen, indem es nicht-lineare Funktionen so zerlegt, dass sie an intrinsischen Einschränkungen von LUTs ausgerichtet sind, während die nachweislich sicheren Eigenschaften beibehalten werden. Abschließend wird ein sicherheitsorientiertes Open-Source-Framework für rekonfigurierbare Architekturen nebst Toolchain präsentiert. Durch die Verwendung sicherer, kombinierbarer Gadgets und eines automatisierten Mapping-Flows ermöglicht das Framework die Implementierung von SCA- und FI -resistenten Schaltungen, ohne dass domänenspezifisches Fachwissen erforderlich ist. Dieser Ansatz erzielt eine Flächenreduzierung gegenüber herkömmlichen rekonfigurierbaren Architekturen, wobei die physische Sicherheit durch TVLA über 100 Millionen Traces validiert wurde. Zusammenfassend schlagen diese Beiträge eine Brücke zwischen theoretischen Hardware-Schwachstellen und praktischen, skalierbaren Verteidigungsmaßnahmen und schaffen so eine flexible und verifizierbare Grundlage für moderne Hardware-Roots-of-Trust.

The escalating incidence of hardware-level breaches highlights the critical necessity for robust physical security architectures. Among these threats, Side-Channel Analysis (SCA) and Fault Injection ( FI ) attacks present formidable challenges to security-critical applications, particularly those operating in adversarial environments. This thesis addresses fundamental vulnerabilities in the hardware root-of-trust by characterizing novel side-channel leakage vectors in established infrastructures and engineering automated, resource-efficient frameworks for the deployment of provably secure reconfigurable hardware. ... mehrThe first part of the thesis challenges established physical security paradigms through the introduction and empirical validation of novel threat models targeting cryptographic devices in both test and operational contexts. It introduces a threat model where Design-for-Testability ( DfT ) infrastructure, specifically timing and delay test data from publicly accessible outputs, is utilized to mount template-based side-channel attacks. Furthermore, the research characterizes Jitter-based Side-Channel Analysis (JitSCA ), a novel attack vector that exploits signal jitter in communication links. It is empirically demonstrated that jitter side-channel leakage propagates across galvanically isolated boundaries allowing full cryptographic key recovery. The second part of the thesis focuses on the systematic automation of secure hardware design for reconfigurable platforms. To address the prohibitive overhead and complexity of manual countermeasure integration on Field Programmable Gate Arrays (FPGAs), the AGEMA_FPGA Electronic Design Automation ( EDA ) flow is proposed. This framework optimizes the mapping of specific first-order masked gadgets specifically for FPGA architectures by decomposing non-linear functions to align with intrinsic Look-Up Table (LUT ) boundaries while maintaining provably secure masking properties. Finally, the thesis presents a security-first, open-source reconfigurable fabric and toolchain. By utilizing secure, composable gadgets and an automated mapping flow, the framework enables the implementation of SCA- and FI -resilient circuits without requiring domain-specific expertise. This approach achieves area reduction over secure implementations deployed on a baseline reconfigurable architecture, with physical security validated through Test Vector Leakage Assessment ( TVLA) over 100 million traces. Collectively, these contributions bridge the gap between theoretical hardware vulnerabilities and practical, scalable defenses, establishing a flexible and verifiable foundation for modern hardware roots-of-trust.