RFET Reconfigurable Devices: Power Aware FPGA Architectures and Toolflow

Der Leistungsaufnahme in modernen integrierter Schaltungen wird immer größere Bedeutung beigemessen. Field Programmable Gate Arrays (FPGAs) sind durch ihren hohen Stromverbrauch besonders betroffen, denn bei FPGAs ist die tatsächliche Anwendung zum Zeitpunkt der Chipherstellung nicht bekannt und wird erst später im Feld programmiert. FPGAs haben daher in der Regel freie Ressourcen, falls sie den FPGA nicht vollständig ausnutzen. Darüber hinaus sind Prozess-, Spannungs- und Temperaturschwankungen sowie Alterung (PVTA) in FPGAs schwer zu berücksichtigen, da die Platzierung und Dichte der Logik während der Herstellungszeit des FPGAs nicht bekannt ist.
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Um diese Probleme zu lösen, schlägt diese Arbeit die Power Aware Reconfigurable FPGA Architecture (PARFAIT) vor. Diese FPGA-Architektur ist in Leistungsregionen unterteilt, die individuell geregelt werden können. Der Electronic Design Automation Toolflow für die Synthese von Endanwendungen wird modifiziert, um die erforderliche Performanz in jeder Region zu bestimmen. Zusätzlich werden mit einem Messsystem die realen Laufzeitverzögerungen während der Ausführung der Endanwendung ermittelt. Die Kombination dieser beiden Ansätze ermöglicht es, die Performanz und Verlustleistung in jeder Region während Ausführung der Anwendung dynamisch anzupassen. Ein solches System gleicht zudem dynamische Änderungen der PVTA-Werte implizit aus.

Power consumption in modern Integrated Circuits has become increasingly important. Field Programmable Gate Arrays are especially hampered by high power consumption. In FPGAs, the real application is not known during chip manufacturing time and will only be programmed later, in the field. FPGAs will therefore have unused resources, if applications don't use all of them. Furthermore, Process-, Voltage-, Temperature-Variation and Aging (PVTA) are difficult to address in FPGAs, as logic placement and density are not known during manufacturing time.

To solve these problems, this thesis proposes the Power Aware Reconfigurable FPGA Architecture (PARFAIT). ... mehrThis FPGA is divided into power regions, that can be controlled individually by power controllers. The Electronic Design Automation toolflow for user application synthesis is modified to determine the required performance in each region. Additionally, a measurement system obtains real propagation delays at runtime. Combining those two approaches allows to adjust the power in each region dynamically at runtime. Such a system also implicitly compensates dynamic changes in PVTA values.